2020年現在活動が継続しているロードマップのひとつがIRDS (International Roadmap for Devices and Systems, https://irds.ieee.org/) である。
その前身の活動は、1990年代初頭に始まった NTRS (The National Technology Roadmap for Semiconductors, 1992, 1994, 1997年版)、および、それを継承したITRS (the International Technology Roadmap for Semiconductors, 1998 update, 1999, 2000 update, 2001, 2002 update, 2003, 2004 update, 2005, 2006 update, 2007, 2008 update, 2009, 2010 update, 2011, 2012 update, 2013, 2014 (2.0), 2015 (2.0)版, http://www.itrs2.net/itrs-reports.html) である。
ITRSに対する日本のロードマップ委員会が STRJ (Semiconductor Technology Roadmap committee of Japan) である。
IRDSに対応する日本のロードマップ委員会が SDRJ (The System Device Roadmap Committee of Japan, https://www.sdrj.jp/) である。
ここではSDRJが2020年7月3日に開催したSDRJロードマップ報告会の内容を紹介する。
なお、ITRSの歴史とIRDSへの移行については、STRJ委員長(当時)の石内秀美氏の講演資料 (http://semicon.jeita.or.jp/STRJ/STRJ/2015/2015_01_ITRS.pdf) を参照いただきたい。
STRJ活動記録は、2026年3月末日までJEITAのSTRJ Webページ(http://semicon.jeita.or.jp/STRJ/) に継続掲示されている。
2020年7月3日に開催されたSDRJロードマップ報告会のプログラムは以下の通りである。
(1) SDRJ委員長挨拶、FY2019年活動概要
(2) MM (More Moore)
(3) BC (Beyond CMOS)
(4) FI (Factory Integration)
(5) AB (Application Benchmarking)
(6) SA (Systems and Architectures)
(7) CE & QIP (Cryogetic Electronics and Quantum Information Processing)
(8) OSC (Outside System Connectivity)
(9) MtM (More than Moore)
(10) Lithography
(11) Metrology
(12) Yield Enhancement
(13) Closing
以下では、 MM-WG (Working Group) Leader の福崎勇三氏 (TechInsights) による講演 「(2) MM (More Moore)」 から、次世代半導体製造に関連の深い内容を中心に紹介していく。
「クラウド、エッヂコンピューティングが More Moore を推し進める」
ビッグデータの解析には巨大なコンピューティングパワーが必要であり、これはクラウドで実行されるだろう。
クラウドでは、増大し続けるデータ量を処理するさらに高密度なメモリが必要とされる。
一方、エッヂ側では、センサやユーザが生成する即時性データはさらに膨大なものとなるため、エッヂコンピューティングで処理・圧縮してからクラウドに送ることが必要となる。
さらにエッヂでのモバイルコンピューティングでは、AIによる機械学習・推論を実行するための高速で高密度のメモリが必要とされる。
デバイスとメモリ間の配線技術や2.5D/3Dインテグレーションを進展させることにより、メモリバンド幅、パワー、レイテンシのスケーリングを進めて、クラウドとエッヂのコンピューティングの要求にミートさせることが重要だろう。
「More Moore ミッションとターゲット」
MM-WGは、Mooreの法則 (半導体チップに搭載されるトランジスタ数が2年で倍になる) をさらに維持する方向でシステム側の要求を満足させるロジックとメモリのロードマップを作成するWGである。
具体的なミッションとターゲットは以下のように示されている。
・ビッグデータ、モバイル、クラウド (IoT、サーバ) 用途デバイスのスケーリングを行うため、 More Moore を PPACT (Performance, Power, Area, Cost, Temperature) の評価軸で維持して、物理・電気特性、信頼性の要求スペックを提示し、ロジックとメモリの量産技術について15年間のデバイス技術ロードマップを策定する。
・デバイスターゲットは以下の通り：
- モバイル ～ 5G、異種デバイス接合技術、エッヂコンピューティング、究極のリアリティ (VR/AR ; 仮想現実/拡張現実)
- データ・マイクロサーバ ～ キャッシュメモリ、メモリ、IO
- 新しいファブリックコンピューティング
～ 高性能・高効率グラフィック/センシング
～ 不揮発回路による超低パワーコンピューティング
～ エッヂとクラウドにおける機械学習
・テクノロジーノード間におけるPPACTメリットを以下のように定義する。
- (P)erformance: >15% 高性能＠同一パワー
～ 同じパワーを消費すればチップの性能は15%以上向上
- (P)ower: >25% パワー削減＠同一性能
～ 同じ性能を出すチップなら25%以上消費電力が小さい
- (A)rea: >35% エリア節減
～ 同じ機能のチップならチップ面積が35%以上小さい
- (C)ost: <30% ウェハコスト増に抑え、>10-20% コストダウン＠同一機能チップ
～ ノード間のウェハ製造コスト増は30%以下に抑えて、同一機能のチップのコストを10-20%以上下げる
- (T)emperature: <10% 温度上昇＠同一パワー密度
～ 同じパワー密度の時、チップ温度と環境温度の差の増大がノード間で10%以下
「MM-WGのメンバー」
SDRJ MM-WGは、装置メーカ (2社)、デバイスメーカ (3社)、材料メーカ(1社)、その他の企業 (2社)、大学・国研 (6機関) から構成されている。
IFT (International Focus Team) と呼ばれる海外のMMチームは、装置メーカ (AMAT, TEL America, MKS, Lam, etc.)、デバイスメーカ・ファンドリー (tsmc, IBM, Micron, Xilinx, NXP, Samsung, Global Foundries, Macronix, ST, etc.)、材料メーカ (Moses Lake)、その他の企業 (Microsoft, Huawei, Boston Consulting, etc.)、大学・国研等 (Univ. Florida, Purdue Univ., Stanford Univ., NIST, imec, LETI, Fraunhofer, etc.) から構成されている。
「IRDS 2020 ロジックロードマップ 2019-2034」
2020年版のIRDSでは2019-2034年のロジックロードマップが示されている。
主流のデバイス構造は2025年までチャネル部分がFin形状のFinFETであるが、2022年, 5nmノードにはチャネルがゲート電極で四方から囲まれたLGAA (Lateral Gate All Around) 構造も採用されるとしている。
また、2022年にはW2W (Wafer-to-Wafer), D2W (Die-to-Wafer) などのファインピッチ3次元積層技術がメモリオンロジック用途で採用としている。
チャネル材料としては現状のSi, SiGeが使われ続けるが、2028年, 1.5nmノードではpure-Geや2D 材料 (MoS2などの2次元層状物質) が採用される可能性もある。
2D 材料 ではチャネル層がSi系より薄くなるため、ゲート長とチャネル容量を削減できる。
2031年以降は横方向のスケーリングは止まり、2層、4層、・・・の3次元デバイス積層により More Moore が維持されていくとしている。
この3次元積層は、W2W, D2W のようなμmレベルの層間パターン合わせ精度ではなく、nmレベルの合わせ精度を可能とする「真の」3次元デバイス積層である。
「ムーアの法則の現実」
MM-WGは、Mooreの法則をさらに維持する方向でシステム側の要求を満足させるロジックとメモリのロードマップを作成するWGであるが、だいぶ以前からMooreの法則は終焉を迎えたともいわれている。
2000-2019年の現実はどうなっているだろうか。
CCP (Contacted Poly Pitch: ゲート電極配線のピッチ) で見ると、2000-2010年では2年で0.7倍となっており、これは同じ面積のチップに搭載できるトランジスタ数が約2倍になることを意味しており、Mooreの法則が維持されていたといえるだろう。
2010-2015年では2.8年で0.7倍、2015-2019年では3.0年で0.7倍となっており、半導体チップに搭載できるトランジスタ数が2倍となる年数は次第に伸びていることがわかる。
6T-SRAM cell size (6個のトランジスタで構成される Static Random Access Memory のセル面積) で見ても、2000-2010年では2年で0. 5倍、2010-2015年では2.8年で0.5倍、2015-2019年では3.0年で0. 5倍となっており、CCPと一致したデータを示している。
「Mxピッチ スケーリングの動向」
メタル配線ピッチのスケーリング(微細化)動向をみると、Mx Pitch (最もピッチの小さい配線のピッチ) の動向は過去10年間程度ロードマップに沿っている。
TechInsightsによる2013-2020年に生産されたIntelやファウンドリのデバイス解析から計測された Mx Pitch は、ITRS2005の予測の延長にあり、ITRS2013の予測とほぼ一致している。
IRDS2020は、この延長の予測であるが、2032年にメタル配線ピッチのスケーリングは終焉するとしている。
「ゲート長のスケーリングトレンド」
メタル配線ピッチのスケーリングがロードマップに沿っているのに対し、ゲート長のスケーリングは過去10年間、ロードマップより遅れ続けた。
かつてはIntelのゲート長スケーリングが最も進んでいたが、14nm以降停滞が見られ、その間にファウンドリのゲート長スケーリングが追い付いてきた。
IRDS2020は現在のIntelとファウンドリのゲート長からの今後のスケーリングを予測しているが、2028年, 12nmがゲート長スケーリングの終焉としている。
「More Moore デバイス構造の革新」
「IRDS 2020 ロジックロードマップ 2019-2034」の項で述べたように、IRDS2020では2019-2034年のロジックロードマップが示されており、2020年以降、FinFETに続いて積層チャネル構造のLGAA (Lateral Gate All Around) デバイスや2.5D/3D fine-pitch assemblyが採用され、さらには3D VLSI技術が登場するとしている。
2025年まで主流のFinFETは、2011年に登場したデバイスだが、今後もより高いFinによる駆動能力向上やより薄いFin幅によるチャネル制御性改善によるパワーパフォーマンス向上を進展させるだろう。
2022年, 5nmノードにはLGAA 構造も採用され、チャネル積層により駆動能力がさらに向上し、また、チャネルがゲート電極で四方から囲まれていることによるチャネル制御性の改善でパワーパフォーマンスがさらに向上するだろう。
2030年頃からは、横方向のスケーリングは止まり、3D VLSI技術により More Moore が維持されていくとしている。
3D VLSIでは、ロジック、メモリ、不揮発性メモリ、アナログ、IO、RF、センサチップが積層され、人々が必要とする高性能なシステムを提供するだろう。
「2Dスケーリングの終焉」
では、なぜ2030年頃に横方向のスケーリング、2Dスケーリングが終焉を迎えると予想されているのだろうか。
その主な要因は電気特性の限界と考えられている。
M0 (一番下層のメタル配線) および Mx のピッチは、配線抵抗増大とTDDB (Time Dependent Dielectric Breakdown) 等の信頼性悪化のため、16nm程度で止まるだろう。
CPPは、MOL (Middle of Line, FEP (Front End Process) と BEOL (Back End of Line) の間のコンタクト等) の寄生容量・抵抗の増大とチャネル歪み量の低下のため、38nm程度で止まるだろう。
ゲート長は、 SS (Subthreshold Slope) の増大と RMG (Replacement Metal Gate) プロセスでの Vt (Threshold Voltage) 制御の困難さとため、12nm程度で止まるだろう。
「More Moore ロジックのデザインルール ロードマップ」
IRDS2020 MM のロジックロードマップ (Table MM-7) には LOGIC DEVICE GROUND RULES の欄があり、デバイスの各部分のデザインルールが示されている。
Gate pitch (CPP) と Contact CD (Critical Dimension) の2031/2034年の値は2020年版で38nmと18nmにupdateされた。
「More Moore 配線層のロードマップ」
「More Moore 配線層のロードマップ」(IRDS2020 MM, Table MM-13 “Interconnect Roadmap for scaling”) には、デバイスの配線層のデザインルールや構成材料が示されている。
2020年から2034年で、ピッチが80nm以下の配線層の数は12層から17層に増加し、バリアメタル材料が変化してバリア膜厚が薄くなることなどが示されている。
「ロジック回路スタンダードセルの革新 (DTCO)」
ロジック回路スタンダードセル面積のスケーリングは、2Dスケーリングだけでなく、セルデザインの変更と新しいプロセス技術の導入を同時に最適化することによって進展してきており、その方向が継続されていくだろう。
これを DTCO (Design-Technology Co-Optimization, デザインとプロセス技術の同時最適化) と呼んでいる。
例えば、2015～2018年頃には、Fin高さを大きくする (Taller Fin, 高いFinを実現するプロセス技術の導入) によりFin～1本当りの駆動能力を向上させて、同時に、ロジック回路スタンダードセル～1セル当りのFin数の節減(セルデザインの変更)を行い、セル面積の縮小が実現された。
2018～2025年頃には、SDB (Single Diffusion Break), COAG (Contact Over Active Gate) 等の技術導入や FinFETから Nanosheet などの LGAA (Lateral Gate All Around) デバイスへの変革により DTCO がさらに進展するだろう。
2028年以降には下層にnMOS、上層にpMOSを置く Stacked P-over-N 構造が導入される可能性もある。
「3D PPAC のメリット」
2031年以降に想定されている 3D VLSI には PPAC (Performance/Power/Area/Cost) の観点でどのようなメリットがあるのだろうか。
まず、3D積層により小さなダイサイズが実現され、2Dで各機能部分を結合させるよりもシンプルでメタル配線負荷の小さい結合が可能となる。
より効率的な各機能部分の配置も容易だろう。
これらは、レイテンシ、バンド幅、パワー、面積、コストのメリットにつながる。
3D VLSI は、メモリ近接コンピューティング、ニューロネットワーク、機械学習、その他の新しいメモリアーキテクチャを効率的に実現するだろう。
「ロジック回路スタンダードセルとSRAMのスケーリング」
3D VLSI を含めた DTCO により、ロジック回路スタンダードセルとSRAMのスケーリングはどのくらい進展するのだろうか。
2D でのスケーリングは2020～2028年の3世代でスタンダードセル (NAND2-equivalent) 密度 (Mgates/mm2) で～2.2倍、SRAM のビット密度 (Mbits/mm2) で～1.7倍になるだろう。
さらに、2034年までの3D VLSI化によりスタンダードセル密度で～8.7倍、SRAM ビット密度で～7.0倍になるだろう。
これらの密度向上により、GPU/NPUコアのマルチ化がさらに進展し、パフォーマンス向上が実現するだろう。
「動作周波数とパワーのスケーリング」
動作周波数とパワーのスケーリングはどうなるだろうか。
動作周波数は寄生容量・抵抗の増大のため制限され、～1.1倍がピークとなるだろう。
投入できるパワーも発熱問題のため制限されるだろう。
「IRDS NAND FLASH ロードマップ」
メモリロードマップについても簡単に紹介する。
NAND FLASHについては、現状の3D-NANDの延長のロードマップが描かれている。
積層数は2034年には512層以上に増加していく可能性があるが、セル構造や多値技術等の適用状況により量産される3D-NANDの積層数は幅をもつだろう。
「More Moore 困難なチャレンジ」
More Moore における短期的視点 (2020-2025年) の困難なチャレンジは、以下の通り：
- パワースケーリング
- 寄生容量・抵抗のスケーリング
- コスト削減
- SRAM キャッシュインテグレーション解決策
- 配線層のスケーリング
More Moore における長期的視点 (2026-2034年) の困難なチャレンジは、以下の通り：
- パワースケーリング ～ パワー密度増加による発熱・放熱の問題
- 量産化が見通せる急峻SS (Subthreshold Slope) デバイスの不在
～ 2D材料デバイスが解決策候補だが、この場合はコンタクト抵抗低減が可能か、デバイスの主流となる量産性が確保できるか、が大きな課題となる。
- 3Dインテグレーションのコスト削減 ～ 2層化・4層化でウェハコストが2倍・4倍にならない工夫が必要
- 低抵抗配線とEM (Electro-Migration) / TDDB (Time Dependent Dielectric Breakdown) 信頼性の課題をクリヤする非Cu配線
「潜在的解決策候補」
More Moore における短期的視点 (2020-2025年) の潜在的解決策候補は、以下の通り：
- パワースケーリング
→ Fin高さ増加 (Taller Fin) と GAA の積層化、DTCO加速
- 寄生容量・抵抗のスケーリング
→ Low-k spacer等の新材料導入、Wrap-Aroundコンタクト構造
- コスト削減 → シングル/ダブルパターニングEUV適用
- SRAM キャッシュインテグレーション解決策 → 高密度混載メモリ (MRAM, etc.)
- 配線層のスケーリング → バリア/ライナーのスケーリング
More Moore における長期的視点 (2026-2034年) の潜在的解決策候補は、以下の通り：
パワースケーリング ～ パワー密度増加による発熱・放熱の問題
→ 細粒度パワーゲーティング (Fine-grain Power Gating)
- 量産化が見通せる急峻SS (Subthreshold Slope) デバイスの不在
→ 2D材料デバイス導入
- 3Dインテグレーションのコスト削減 ～ 2層化・4層化でウェハコストが2倍・4倍にならない工夫が必要 → High-NA EUV導入
- 低抵抗配線とEM (Electro-Migration) / TDDB (Time Dependent Dielectric Breakdown) 信頼性の課題をクリヤする非Cu配線 → ハイブリッド (Cu/Non-Cu) 配線
「まとめ」
- モバイルコンピューティング、クラウド、AI、高性能コンピューティングが More Moore のスケーリングを加速する。
- 2Dスケーリングは減速してきているが、DTCOによりMore Moore スケーリングを維持していく。
- 2028年以降には、2D材料がゲート長やチャネル実効容量のスケーリングを進展させる解決策候補となるだろう。
- 3D VLSI導入では、発熱・放熱・歩留まり・コストの課題解決が困難なチャレンジとなる。
- SRAM、DRAMに加えてMRAM等を混載する 3D VLSI が提案されている。
- 3D VLSI でのコスト削減は大きな課題であり、コンスーマ用途への適用は考えにくい。
- メモリオンロジックの3D VLSI では、製品化バリエーション展開の効率化やTime-to-Market の短縮を大容量キャッシュ搭載の巨大チップで実現できる可能性がある。
- 機械学習・ネットワークチップ・GPUでは、3D VLSI でメモリをロジックのすぐ近くに配置することにより性能向上が期待できる。
以上、 MM-WG (Working Group) Leader の福崎勇三氏 (TechInsights) による講演 「(2) MM (More Moore)」から、次世代半導体製造に関連の深い内容を中心に紹介した。
[ご質問・コメントは、コメント欄に記入いただくか、分析工房(株)・国井(kunii@bunsekik.com) までお願いいたします。上記の内容は「(2) MM (More Moore)」講演資料等から再構成したものであり、筆者の解釈を含みます。]
[図・写真は、本文の内容をイメージするインターネット上のフリー画像、および、それを加工したものであり、IRDS等のロードマップとは直接関係ありません。]